Auf der Konferenz “Hot Chips 2024“ hat IBM Details zur Architektur des neuen Telum-II-Prozessors sowie dem Spyre Accelerator bekanntgegeben. Mit den Chips will das Unternehmen die Verarbeitungskapazität der Z-Mainframe-Systeme der nächsten Generation erheblich skalieren. Auf diese Weise will man den Einsatz von traditionellen KI-Modellen und solchen auf Large-Language-Model-Basis beschleunigen. Schneller und mehr Speicher Im Gegensatz zur Vorgängergeneration Telum I arbeitet der Prozessor mit einer höheren Frequenz (acht Kerne mit 5,5 Ghz). Zudem besitzt er eine höhere Speicherkapazität, einen um 40 Prozent größeren Cache und einen integrierten KI-Accelerator sowie eine kohärent verbundene Datenverarbeitungseinheit (DPU). Eingebauter KI-Beschleuninger Der integrierte KI-Accelerator ermöglicht laut IBM KI-Inferenz mit niedriger Latenz und hohem Durchsatz während der Transaktion. Dies helfe etwa dabei, die Betrugserkennung bei Finanztransaktionen zu verbessern. Dabei sei die Rechenkapazität pro Chip im Vergleich zur vorherigen Generation um das Vierfache gesteigert worden. Laut Christian Jacobi, IBM Fellow and CTO von IBM Systems Development, entspricht das einer Leistung von jeweils 24 TOPS. Verbesserte DPU Zudem erhält der Prozessor eine neue Datenverarbeitungseinheit (DPU). Die “IO Acceleration Unit” soll komplexe I/O-Protokolle für Netzwerkverbindungen und Speicher auf dem Mainframe beschleunigen. Dazu warte sie mit einer um 50 Prozent erhöhten I/O-Dichte auf. Diese Weiterentwicklung verbessere die Skalierbarkeit von IBM Z, wodurch sich der Mainframe besser für die Handhabung großer KI-Workloads und datenintensive Anwendungen eigne, so der Konzern. AI-Accelerator Spyre Ist zusätzliche KI-Rechenleistung gefragt, so kann der Telum II um den IBM Spyre Accelerator ergänzt werden. Gemeinsam bilden die Chips eine skalierbare Architektur zur Unterstützung von Ensemble–Methoden der KI-Modellierung – die Praxis, mehrerer KI-Modelle für maschinelles Lernen oder Deep Learning mit Encode-LLMs zu kombinieren. Der Chip wird als Zusatzoption geliefert und verfügt über bis zu 1 TB Speicher. Jeder Accelerator-Chip wird über einen 75-Watt-PCIe-Adapter angeschlossen. Er ist so aufgebaut, dass er über die acht Karten eines regulären I/O-Einschubs zusammenarbeitet, was KI-Modell-Workloads auf dem gesamten Mainframe unterstützt. Typische Anwendungsfälle für das Chip-Duo sieht IBM in generativen KI-Anwendungsfällen wie: Betrugserkennung bei Versicherungsansprüchen; Verbesserte Geldwäschebekämpfung (AML); KI-Assistenten; Beschleunigung des Lebenszyklus von Anwendungen; Transfer von Wissen und Expertise oder Code-Erläuterungen und –Umwandlungen. Wie andere PCIe-Karten ist auch der Spyre Accelerator skalierbar und kann an die Kunden-Bedürfnisse angepasst werden. Skalierbarkeit Künftige IBM Z-Systeme können in der Maximalkonfiguration mit bis zu 32 Telum-II-Prozessoren und zwölf IO-Käfigen ausgestattet werden. Jeder Käfig kann bis zu 16 PCIe-Steckplätze aufnehmen, so dass das System bis zu 192 PCIe-Karten unterstützt. Der Telum II wird voraussichtlich 2025 für IBM-Z- und LinuxONE-Kunden verfügbar sein. Der IBM Spyre Accelerator, der sich derzeit in der technischen Preview befindet, dürfte ebenfalls 2025 erhältlich sein.
IBM Z-Mainframes: Neuer Telum-II-Chip als KI-Turbo
Auf der Konferenz “Hot Chips 2024“ hat IBM Details zur Architektur des neuen Telum-II-Prozessors sowie dem Spyre Accelerator bekanntgegeben. Mit den Chips will das Unternehmen die Verarbeitungskapazität der Z-Mainframe-Systeme der nächsten Generation erheblich skalieren. Auf diese Weise will man den Einsatz von traditionellen KI-Modellen und solchen auf Large-Language-Model-Basis beschleunigen. Schneller und mehr Speicher Im Gegensatz zur Vorgängergeneration Telum I arbeitet der Prozessor mit einer höheren Frequenz (acht Kerne mit 5,5 Ghz). Zudem besitzt er eine höhere Speicherkapazität, einen um 40 Prozent größeren Cache und einen integrierten KI-Accelerator sowie eine kohärent verbundene Datenverarbeitungseinheit (DPU). Eingebauter KI-Beschleuninger Der integrierte KI-Accelerator ermöglicht laut IBM KI-Inferenz mit niedriger Latenz und hohem Durchsatz während der Transaktion. Dies helfe etwa dabei, die Betrugserkennung bei Finanztransaktionen zu verbessern. Dabei sei die Rechenkapazität pro Chip im Vergleich zur vorherigen Generation um das Vierfache gesteigert worden. Laut Christian Jacobi, IBM Fellow and CTO von IBM Systems Development, entspricht das einer Leistung von jeweils 24 TOPS. Verbesserte DPU Zudem erhält der Prozessor eine neue Datenverarbeitungseinheit (DPU). Die “IO Acceleration Unit” soll komplexe I/O-Protokolle für Netzwerkverbindungen und Speicher auf dem Mainframe beschleunigen. Dazu warte sie mit einer um 50 Prozent erhöhten I/O-Dichte auf. Diese Weiterentwicklung verbessere die Skalierbarkeit von IBM Z, wodurch sich der Mainframe besser für die Handhabung großer KI-Workloads und datenintensive Anwendungen eigne, so der Konzern. AI-Accelerator Spyre Ist zusätzliche KI-Rechenleistung gefragt, so kann der Telum II um den IBM Spyre Accelerator ergänzt werden. Gemeinsam bilden die Chips eine skalierbare Architektur zur Unterstützung von Ensemble–Methoden der KI-Modellierung – die Praxis, mehrerer KI-Modelle für maschinelles Lernen oder Deep Learning mit Encode-LLMs zu kombinieren. Der Chip wird als Zusatzoption geliefert und verfügt über bis zu 1 TB Speicher. Jeder Accelerator-Chip wird über einen 75-Watt-PCIe-Adapter angeschlossen. Er ist so aufgebaut, dass er über die acht Karten eines regulären I/O-Einschubs zusammenarbeitet, was KI-Modell-Workloads auf dem gesamten Mainframe unterstützt. Typische Anwendungsfälle für das Chip-Duo sieht IBM in generativen KI-Anwendungsfällen wie: Betrugserkennung bei Versicherungsansprüchen; Verbesserte Geldwäschebekämpfung (AML); KI-Assistenten; Beschleunigung des Lebenszyklus von Anwendungen; Transfer von Wissen und Expertise oder Code-Erläuterungen und –Umwandlungen. Wie andere PCIe-Karten ist auch der Spyre Accelerator skalierbar und kann an die Kunden-Bedürfnisse angepasst werden. Skalierbarkeit Künftige IBM Z-Systeme können in der Maximalkonfiguration mit bis zu 32 Telum-II-Prozessoren und zwölf IO-Käfigen ausgestattet werden. Jeder Käfig kann bis zu 16 PCIe-Steckplätze aufnehmen, so dass das System bis zu 192 PCIe-Karten unterstützt. Der Telum II wird voraussichtlich 2025 für IBM-Z- und LinuxONE-Kunden verfügbar sein. Der IBM Spyre Accelerator, der sich derzeit in der technischen Preview befindet, dürfte ebenfalls 2025 erhältlich sein.
IBM Z-Mainframes: Neuer Telum-II-Chip als KI-Turbo Auf der Konferenz “Hot Chips 2024“ hat IBM Details zur Architektur des neuen Telum-II-Prozessors sowie dem Spyre Accelerator bekanntgegeben. Mit den Chips will das Unternehmen die Verarbeitungskapazität der Z-Mainframe-Systeme der nächsten Generation erheblich skalieren. Auf diese Weise will man den Einsatz von traditionellen KI-Modellen und solchen auf Large-Language-Model-Basis beschleunigen. Schneller und mehr Speicher Im Gegensatz zur Vorgängergeneration Telum I arbeitet der Prozessor mit einer höheren Frequenz (acht Kerne mit 5,5 Ghz). Zudem besitzt er eine höhere Speicherkapazität, einen um 40 Prozent größeren Cache und einen integrierten KI-Accelerator sowie eine kohärent verbundene Datenverarbeitungseinheit (DPU). Eingebauter KI-Beschleuninger Der integrierte KI-Accelerator ermöglicht laut IBM KI-Inferenz mit niedriger Latenz und hohem Durchsatz während der Transaktion. Dies helfe etwa dabei, die Betrugserkennung bei Finanztransaktionen zu verbessern. Dabei sei die Rechenkapazität pro Chip im Vergleich zur vorherigen Generation um das Vierfache gesteigert worden. Laut Christian Jacobi, IBM Fellow and CTO von IBM Systems Development, entspricht das einer Leistung von jeweils 24 TOPS. Verbesserte DPU Zudem erhält der Prozessor eine neue Datenverarbeitungseinheit (DPU). Die “IO Acceleration Unit” soll komplexe I/O-Protokolle für Netzwerkverbindungen und Speicher auf dem Mainframe beschleunigen. Dazu warte sie mit einer um 50 Prozent erhöhten I/O-Dichte auf. Diese Weiterentwicklung verbessere die Skalierbarkeit von IBM Z, wodurch sich der Mainframe besser für die Handhabung großer KI-Workloads und datenintensive Anwendungen eigne, so der Konzern. AI-Accelerator Spyre Ist zusätzliche KI-Rechenleistung gefragt, so kann der Telum II um den IBM Spyre Accelerator ergänzt werden. Gemeinsam bilden die Chips eine skalierbare Architektur zur Unterstützung von Ensemble–Methoden der KI-Modellierung – die Praxis, mehrerer KI-Modelle für maschinelles Lernen oder Deep Learning mit Encode-LLMs zu kombinieren. Der Chip wird als Zusatzoption geliefert und verfügt über bis zu 1 TB Speicher. Jeder Accelerator-Chip wird über einen 75-Watt-PCIe-Adapter angeschlossen. Er ist so aufgebaut, dass er über die acht Karten eines regulären I/O-Einschubs zusammenarbeitet, was KI-Modell-Workloads auf dem gesamten Mainframe unterstützt. Typische Anwendungsfälle für das Chip-Duo sieht IBM in generativen KI-Anwendungsfällen wie: Betrugserkennung bei Versicherungsansprüchen; Verbesserte Geldwäschebekämpfung (AML); KI-Assistenten; Beschleunigung des Lebenszyklus von Anwendungen; Transfer von Wissen und Expertise oder Code-Erläuterungen und –Umwandlungen. Wie andere PCIe-Karten ist auch der Spyre Accelerator skalierbar und kann an die Kunden-Bedürfnisse angepasst werden. Skalierbarkeit Künftige IBM Z-Systeme können in der Maximalkonfiguration mit bis zu 32 Telum-II-Prozessoren und zwölf IO-Käfigen ausgestattet werden. Jeder Käfig kann bis zu 16 PCIe-Steckplätze aufnehmen, so dass das System bis zu 192 PCIe-Karten unterstützt. Der Telum II wird voraussichtlich 2025 für IBM-Z- und LinuxONE-Kunden verfügbar sein. Der IBM Spyre Accelerator, der sich derzeit in der technischen Preview befindet, dürfte ebenfalls 2025 erhältlich sein.
